利用FPGA延时链实现鉴相器时钟数据恢复

• 作者: 张杰 武杰 谢明璞
• 来源期刊: 核技术
• 学科: 工学
• 关键词: 时钟数据恢复 现场可编程门阵列 延时链 鉴相器 环路滤波器设计
• 年，卷（期）: 2009,（6）
• 所属期刊栏目: 核电子学仪器
• 页码范围: 477-480
• 页数: 4页
• 分类号: TN911.8
• 字数: 2843字
• 语种: 中文
• DOI: 10.3321/j.issn:0253-3219.2009.06.018

摘要

为利用简单的线缆收发器,实现中等数据率的串行数据传输,提出了一种基于电荷泵式PLL的时钟数据恢复的方法.鉴相器由FPGA实现,用固定延时单元构成一条等间隔的延时链,将输入信号经过每级延时单元后的多个输出用本地的VCO时钟锁存,输入信号的沿变在延时链上所处位置的不同反应了输入信号与VCO时钟的相差.根据相差通过对电荷泵的充放电,改变VCO的控制电压,调整VCO时钟的频率及相位,使其与输入信号锁定.环路滤波器采用无源阻容滤波器,其参数由延时链以及VCO的参数计算得到.经过实验测试,在进行64 Mbps的串行数据传输时,成功恢复出时钟数据,抖动为200 ps以下.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张杰	中国科学技术大学近代物理系快电子学实验室	268	1793	21.0	28.0
2	武杰	中国科学技术大学近代物理系快电子学实验室	40	189	8.0	11.0
3	谢明璞	中国科学技术大学近代物理系快电子学实验室	6	17	3.0	4.0