七段数码管模10计数器的设计

• 来源期刊: 民营科技
• 学科: 工学
• 关键词: VERILOG HDL 可逆计数器 综合
• 年，卷（期）: 2009,（1）
• 页码范围: 30
• 页数: 1页
• 分类号: TN79
• 语种: 中文

摘要

计数器是大规模集成电路中运用最广泛的结构之一.在模拟及数字集成电路设计当中,灵活地选择与使用计数器可以实现很多复杂的功能,可以大量减少电路设计的复杂度和工作量.本设计运用Verilog HDL语言设计出了一种同步的可逆计数器,该计数器可以控制信号分别实现加法计数和减法计数.基于smic0.18um标准单元半定制设计流程对其进行设计和实现:使用Verilog硬件描语言,本设计用Cadence公司的NCVerilog对源程序进行仿真进行时序和功能仿真、Synopsys DC完成逻辑综合、SE实现自动布局布线.实验结果证明设计符合功能要求,可以实现预定的功能.