H.264中并行化的CAVLC编码器架构设计

• 作者: 李国玉
• 来源期刊: 信息技术
• 学科: 工学
• 关键词: H.264 CAVLC编码器 并行处理 硬件架构
• 年，卷（期）: 2009,（5）
• 所属期刊栏目: 应用技术
• 页码范围: 68-70
• 页数: 3页
• 分类号: TP391.4
• 字数: 1730字
• 语种: 中文
• DOI: 10.3969/j.issn.1009-2552.2009.05.023

摘要

针对最新的视频压缩标准H.264/AVC,提出一种并行化的CAVLC编码器架构.该编码器并行化处理CAVLC中的语法元素,可减少编码量化后的变换系数的时钟周期.通过在Altera的Quartus II FPGA开发软件下的试验表明,该编码器能够实时编码1920×1080 30fps格式的视频.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李国玉	上海交通大学电子信息与电气工程学院	3	5	1.0	2.0