AVS解码器中码流分割模块的硬件实现宰

• 作者: 易清明 李德斌 石敏
• 来源期刊: 电视技术
• 学科: 工学
• 关键词: 码流分割 AVS 解码器 Verilog HDL
• 年，卷（期）: 2009,（11）
• 所属期刊栏目: 器件与应用
• 页码范围: 35-37,73
• 页数: 4页
• 分类号: TN919.8
• 字数: 2725字
• 语种: 中文
• DOI: 10.3969/j.issn.1002-8692.2009.11.010

摘要

提出一种基于AVS标准码流分割模块的硬件设计方案.简要介绍了码流分割模块的功能,根据码流特点进行硬件结构划分并重点阐述具体的硬件实现过程.采用Verilog HDL语言进行设计和仿真,实现了码流的正确解析,并与解码器其他模块结合通过了FPGA验证.仿真结果表明,整个硬件系统结构能在80 MHz时钟频率下完成30f/s(帧/秒)码流的实时解码.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	石敏	暨南大学电子工程系	37	149	7.0	10.0
2	易清明	暨南大学电子工程系	65	288	9.0	13.0
3	李德斌	暨南大学电子工程系	1	3	1.0	1.0