基于FPGA的提取位同步时钟DPLL设计

• 作者: 叶怀胜 李国正 苏树强 谭南林
• 来源期刊: 现代电子技术
• 关键词: 全数字锁相环 曼彻斯特码 Verilog硬件描述语言 位同步
• 年，卷（期）: 2009,（23）
• 所属期刊栏目: 信号处理
• 页码范围: 43-46
• 页数: 4页
• 分类号: TP274
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2009.23.014

摘要

提出一种基于FPGA的用于提取位同步时钟的片内全数字锁相环电路设计方案.该方案具有同步速度快,结构简洁,失锁后自我调节性能好,即使码元消失或是码元相位出现抖动时,提取的同步时钟也不会有较大变化,仍可以稳定输出.此外,该方案可以稳定地从曼彻斯特码中提取出位时钟,指导编解码器可靠工作.采用Verilog HDL语言描述电路,给出了仿真结果,并对其稳定性和稳态误差进行了理论分析,以实际测验验证了仿真的正确性.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李国正	北京交通大学机电学院	11	86	5.0	9.0
2	谭南林	北京交通大学机电学院	50	616	15.0	24.0
3	苏树强	北京交通大学机电学院	16	122	6.0	10.0
4	叶怀胜	北京交通大学机电学院	1	16	1.0	1.0