基于Verilog计算精度可调的整数除法器的设计

• 作者: 叶显阳 张海勇 皮代军 秦水介
• 来源期刊: 现代电子技术
• 关键词: 整数除法 Verilog 处理速度 精确度
• 年，卷（期）: 2009,（3）
• 所属期刊栏目: 电子技术
• 页码范围: 146-147
• 页数: 2页
• 分类号: TN402
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2009.03.046

摘要

传统整数除法算法采用多次相减的方法来实现运算,相减的过程耗费了大量时钟脉冲,而且对运算结果的最后一位没有进行处理.针对传统的整数除法器,提出一种基于Verilog计算精度可调的整数除法器的设计方法,运用移位、循环减法和四舍五入的方法对数据进行处理,提高了处理速度和精确度.用Cadence公司的NC-Verilog仿真器对所设计的除法器进行仿真验证,结果显示该除法器达到了预期功能.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	秦水介		16	57	5.0	6.0
2	叶显阳		2	8	1.0	2.0
3	张海勇		2	8	1.0	2.0
4	皮代军		2	8	1.0	2.0