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摘要:
In this paper, we propose novel hardware architecture for intra 16 × 16 module for the macroblock engine of a new video coding standard H.264. To reduce the cycle of intra prediction 16 × 16, transform/quantization, and inverse quantization/inverse transform of H.264, an advanced method for different operation is proposed. This architecture can process one macroblock in 208 cycles for all cases of macroblock type by processing 4 × 4 Hadamard transform and quantization during 16 × 16 prediction. This module was designed using VHDL Hardware Description Language (HDL) and works with a 160 MHz frequency using ALTERA NIOS-II development board with Stratix II EP2S60F1020C3 FPGA. The system also includes software running on an NIOS-II processor in order to implementing the pre-processing and the post-processing functions. Finally, the execution time of our HW solution is decreased by 26% when compared with the previous work.
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文献信息
篇名 FPGA Design of an Intra 16 ×16 Module for H.264/AVC Video Encoder
来源期刊 电路与系统(英文) 学科 工学
关键词 NIOS H.264 FPGA INTRA 16 × 16 NIOS-II SOPC Design
年,卷(期) 2010,(1) 所属期刊栏目
研究方向 页码范围 18-29
页数 12页 分类号 TN91
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2010(0)
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研究主题发展历程
节点文献
NIOS
H.264
FPGA
INTRA
16
×
16
NIOS-II
SOPC
Design
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
相关学者/机构
期刊影响力
电路与系统(英文)
月刊
2153-1285
武汉市江夏区汤逊湖北路38号光谷总部空间
出版文献量(篇)
286
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