(2,1,7)维特比译码器结构优化设计与实现

• 作者: 乔庐峰 王志功 章丽 胡庆生 董时华
• 来源期刊: 电路与系统学报
• 学科: 工学
• 关键词: 维特比译码器 加比选 蝶形单元 模归一化 回溯 单端13存储器
• 年，卷（期）: 2010,（2）
• 所属期刊栏目: 研究简报
• 页码范围: 128-133
• 分类号: TN722
• 字数: 3615字
• 语种: 中文
• DOI: 10.3969/j.issn.1007-0249.2010.02.023

摘要

对于维特比译码器设计与实现时速度的制约问题,通过优化加、比、选各单元模块结构,采用模归一化路径度量值和全并行的ACS结构,简化了ACS硬件实现的复杂度并极大地提高了运算速度,为了提高数据吞吐率,幸存路径存储与回溯单元使用4块SRAM优化数据的存储、回溯和译码.利用TSMC 0.18逻辑工艺,实现了一种回溯度为64、3bit软判决的(2,1,7)维特比译码器,在1.98V,125"C操作环境下,使用Design Compiler逻辑综合后静态时序分析,显示数据最大吞吐率为215Mb/s,Astro自动布局布线后的译码器芯片内核面积为1.56mm2,功耗约为103mW.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王志功	东南大学射频与光电集成电路研究所	342	2153	20.0	29.0
2	胡庆生	东南大学射频与光电集成电路研究所	43	229	8.0	13.0
3	章丽	东南大学射频与光电集成电路研究所	36	217	9.0	12.0
4	乔庐峰	中国人民解放军理工大学通信工程学院	8	14	2.0	3.0
5	董时华	中国人民解放军理工大学通信工程学院	1	5	1.0	1.0