基于FPGA的32位除法器设计

• 作者: 周殿凤 王俊华
• 来源期刊: 信息化研究
• 学科: 工学
• 关键词: FPGA VHDL 除法器 减法 移位
• 年，卷（期）: 2010,（3）
• 所属期刊栏目: 研究与设计
• 页码范围: 26-28
• 分类号: TP312
• 字数: 1766字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-4888.2010.03.008

摘要

介绍了一种使用可编程逻辑器件FPGA和VHDL语言实现32位除法器的设计方法.该除法器不仅可以实现有符号数运算,也可以实现无符号数的运算.除法器采用节省FPGA逻辑资源的时序方式设计,主要由移位、比较和减法三种操作构成.由于优化了程序结构,因此程序浅显易懂,算法简单,不需要分层次分模块进行.并使用Altera公司的QuartusⅡ软件对该除法器进行编译、仿真,得到了完全正确的结果.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	周殿凤		22	104	6.0	10.0
2	王俊华		23	79	5.0	8.0