基本信息来源于合作网站,原文需代理用户跳转至来源网站获取       
摘要:
本文提出了一种具有高计算效率和低硬件开销的门控时钟低功耗优化算法.该算法在RTL级搜索数据通路的不可观察性(Observability Don't Care).采用RTL级逻辑信号总线ODC模型和基于路径ODC的有向图遍历模型,减少了ODC计算负荷,提升了计算效率,使ODC适用于超大规模集成电路的低功耗优化.引入数据通路ODC条件概率作为门控信号产生的重要依据,对ODC条件概率高的通路优先插入门控逻辑,可以极低硬件开销实现高效门控时钟网络.实验结果显示,本算法与传统ODC算法相比计算负荷平均降低8倍,功耗平均下降12.35%,面积开销平均减少13.44%.
推荐文章
功耗限制下RTL数据通路非扫描BIST方法的延时分析
可测性设计
RTL数据通路
内建自测试
延时开销
低功耗测试
基于FPGA CPU数据通路的设计与实现
FPGA
数据通路
流水线
数据相关
旁路
一种实时JAVA处理器的数据通路研究
FPGA
Java处理器
RTSJ
实时Java平台
数据通路组成与故障分析实验项目开发
数据通路
故障公析
实验项目开发
内容分析
关键词云
关键词热度
相关文献总数  
(/次)
(/年)
文献信息
篇名 一种RTL级数据通路ODC低功耗优化算法
来源期刊 电子学报 学科 工学
关键词 数据通路低功耗 总线ODC模型 路径ODC模型 ODC条件概率
年,卷(期) 2010,(7) 所属期刊栏目
研究方向 页码范围 1654-1659
页数 分类号 TN47
字数 4467字 语种 中文
DOI
五维指标
作者信息
序号 姓名 单位 发文数 被引次数 H指数 G指数
1 孟建熠 浙江大学超大规模集成电路设计研究所 30 45 3.0 5.0
2 严晓浪 浙江大学超大规模集成电路设计研究所 246 1634 19.0 29.0
3 葛海通 浙江大学超大规模集成电路设计研究所 52 293 8.0 14.0
4 丁永林 浙江大学超大规模集成电路设计研究所 4 20 3.0 4.0
传播情况
(/次)
(/年)
引文网络
引文网络
二级参考文献  (2)
共引文献  (8)
参考文献  (4)
节点文献
引证文献  (4)
同被引文献  (2)
二级引证文献  (4)
1993(1)
  • 参考文献(0)
  • 二级参考文献(1)
1994(1)
  • 参考文献(0)
  • 二级参考文献(1)
1999(1)
  • 参考文献(1)
  • 二级参考文献(0)
2004(2)
  • 参考文献(2)
  • 二级参考文献(0)
2005(1)
  • 参考文献(1)
  • 二级参考文献(0)
2010(0)
  • 参考文献(0)
  • 二级参考文献(0)
  • 引证文献(0)
  • 二级引证文献(0)
2011(1)
  • 引证文献(1)
  • 二级引证文献(0)
2012(3)
  • 引证文献(3)
  • 二级引证文献(0)
2013(1)
  • 引证文献(0)
  • 二级引证文献(1)
2015(1)
  • 引证文献(0)
  • 二级引证文献(1)
2016(1)
  • 引证文献(0)
  • 二级引证文献(1)
2017(1)
  • 引证文献(0)
  • 二级引证文献(1)
研究主题发展历程
节点文献
数据通路低功耗
总线ODC模型
路径ODC模型
ODC条件概率
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
相关学者/机构
期刊影响力
电子学报
月刊
0372-2112
11-2087/TN
大16开
北京165信箱
2-891
1962
chi
出版文献量(篇)
11181
总下载数(次)
11
总被引数(次)
206555
论文1v1指导