一种针对多级串联模拟电路的可测性设计技术

• 作者: 李晓光 王哲
• 来源期刊: 现代电子技术
• 关键词: 可测性设计 边界扫描 模拟电路 测试
• 年，卷（期）: 2010,（24）
• 页码范围: 12-14
• 分类号: TN407-34
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2010.24.005

摘要

随着集成电路的发展,测试难度的增加,可测试性设计也越来越重要.针对串联结构的模拟电路提出一种可测性设计结构,该结构大大提高了电路内系统模块的可测试性,减少了需要额外引出的I/O数,同时不随内部模块数的增加而增加,并且可以与数字电路的边界扫描技术相兼容,通过在Cadence下仿真,证明了该结构简单有效.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李晓光	北京交通大学电子信息工程学院	20	95	6.0	9.0
2	王哲	北京交通大学电子信息工程学院	36	308	8.0	17.0