基于FPGA的24×24位低功耗乘法器的设计

• 作者: 李哲英 邢金朋
• 来源期刊: 现代电子技术
• 关键词: 乘法器 动态功耗 FPGA ASIC
• 年，卷（期）: 2010,（22）
• 页码范围: 15-18
• 分类号: TN492-34
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2010.22.006

摘要

通过对现有编码算法的改进,提出一种新的编码算法,它降低功耗的方法是通过减少部分积的数量来实现的.因为乘法器的运算主要是部分积的相加,因此,减少部分积的数量可以降低乘法器中加法器的数量,从而实现功耗的减低.在部分积的累加过程中,又对用到的传统全加器和半加器进行了必要的改进,避免了CMOS输入信号不必要的翻转,从而降低了乘法器的动态功耗.通过在Altera公司的FPGA芯片EP2C70F896C中进行功耗测试,给出了测试结果,并与现有的两种编码算法进行了比较,功耗分别降低3.5%和8.4%.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李哲英	北京联合大学微电子研究所	44	140	7.0	8.0
2	邢金朋	北京交通大学电子信息工程学院	1	1	1.0	1.0