同步VLSI设计环境下AES模块的异步流水线结构实现

• 作者: 王尧 白雪飞 邓秋成 郭立
• 来源期刊: 电子技术
• 学科: 工学
• 关键词: 异步 VLSI AES 同步 流水线 ASIC Verilog-HDL
• 年，卷（期）: 2010,（8）
• 页码范围: 33-36
• 分类号: TP3
• 字数: 4362字
• 语种: 中文
• DOI: 10.3969/j.issn.1000-0755.2010.08.013

摘要

本文提出了一种可在同步VLSI设计环境下,由已有的流水线结构同步集成电路的算法或者RTL代码直接得到其异步集成电路网表的方法.并使用此方法,实现了128位异步AES加、解密模块.解密模块为多功能流水线,既可以进行生成子密钥运算,也可以进行解密输入数据.对加、解密模块均通过10级、5级、3级、2级流水四种结构分别实现并加以比较.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	郭立	中国科学技术大学电子科学与技术系	203	1655	20.0	30.0
2	白雪飞	中国科学技术大学电子科学与技术系	25	134	7.0	11.0
3	王尧	中国科学技术大学电子科学与技术系	14	40	4.0	6.0
4	邓秋成	中国科学技术大学电子科学与技术系	2	9	2.0	2.0