基于VHDL的生产线定时计数系统设计

• 作者: 刘芷宁 张俊梅 李锦清 石磊
• 来源期刊: 科技与创新
• 关键词: 定时计数 VHDL硬件描述语言 逻辑仿真
• 年，卷（期）: 2010,（35）
• 页码范围: 12-14
• 分类号: TP
• 语种: 中文
• DOI: 10.3969/j.issn.2095-6835.2010.35.006

摘要

定时计数系统在自动化生产线中有着广泛的用途.本文采用VHDL硬件描述语言,运用自顶向下的设计思想设计了生产线中定时计数系统.文中给出了系统硬件连接图、总体逻辑结构图并进行了逻辑仿真.结果表明,该定时计数系统设计功能正确,结构简单、控制精确.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张俊梅	北京林业大学工学院	30	160	7.0	11.0
2	石磊	北京林业大学工学院	6	25	3.0	5.0
3	李锦清	北京林业大学工学院	3	8	2.0	2.0
4	刘芷宁	北京林业大学工学院	3	11	2.0	3.0