基于FPGA的卷积码译码器设计

• 作者: 张洋 李祥波 杨世华 王秀敏 陈豪威
• 来源期刊: 通信技术
• 学科: 工学
• 关键词: 现场可编程逻辑门阵列 卷积码 维特比 Verilog HDL
• 年，卷（期）: 2010,（5）
• 所属期刊栏目: 传输
• 页码范围: 72-73,76
• 分类号: TN911
• 字数: 1968字
• 语种: 中文
• DOI: 10.3969/j.issn.1002-0802.2010.05.025

摘要

针对目前卷积码译码器占用资源较多,最高工作频率较低的缺点,设计了基于FPGA的(2,1,8)卷积码译码器.该译码器采用硬判决维特比译码算法.为有效提高译码器的工作频率,采用寄存器存储路径度量和幸存路径.通过分析译码启动过程中状态转移图上各个状态与其前一状态的关系,找到了硬件实现该过程的一种简单方法.通过分析译码过程中各个状态路径度量值之间的差值的变化规律,找到了采用硬判决维特比译码算法时,存储各个状态路径度量值的寄存器的最小位宽.在Quartus2集成开发平台上用Verilog HDL语言编写了译码器的源代码,并进行了编译、综合、仿真.结果表明所设计的卷积码译码器工作频率高,且输出时延小,占用资源较少.具有一定的实用价值.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王秀敏	中国计量学院信息工程学院	97	322	9.0	11.0
2	陈豪威	中国计量学院信息工程学院	7	13	2.0	3.0
3	张洋	中国计量学院信息工程学院	8	16	2.0	4.0
4	杨世华	中国计量学院信息工程学院	9	31	4.0	5.0
5	李祥波	中国计量学院信息工程学院	1	4	1.0	1.0