基于FPGA的高精度全数字锁相环IP核设计

• 作者: 杨秀增 蒋志年
• 来源期刊: 计算机测量与控制
• 关键词: 全数字锁相环 FPGA IP核 嵌入式逻辑分析仪
• 年，卷（期）: 2010,（9）
• 页码范围: 2127-2129
• 分类号: TP306
• 语种: 中文

摘要

全数字锁相环(ADPLL)在数字领域中得到广泛的应用;针对目前锁相环功能单一、设计不灵活和设计效率低等缺点,利用硬件描述语言设计了一个高精度全数字锁相环IP核,锁相环IP的中心频率和带宽均可任意编程设置,利用了Quartus II8.0中的嵌入式逻辑分析仪进行了验证;验证结果表明,该IP核运行稳定,锁相精度高,具有一定的实用性和推广价值.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	杨秀增	广西民族师范学院物理与信息技术系	42	141	7.0	9.0
2	蒋志年	广西民族师范学院物理与信息技术系	20	68	5.0	7.0