基于FPGA的16位乘法器设计与实现

• 作者: 何坚 陈志华
• 来源期刊: 机电信息
• 学科: 工学
• 关键词: 16位乘法器 Verilog HDL Modelsim 仿真
• 年，卷（期）: 2010,（36）
• 所属期刊栏目: 设计研究
• 页码范围: 125-126
• 分类号: TP3
• 字数: 1120字
• 语种: 中文

摘要

介绍了基于Verilog HDL设计的16位乘法器模块,使用verilog HDL语言将16位乘法器的核心功能描述成一个有限状态机,并且在Modelsim上实现了其功能仿真.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	何坚	暨南大学信息技术研究所	4	29	2.0	4.0
2	陈志华	暨南大学信息技术研究所	6	22	3.0	4.0