一种基于FPGA的全数字锁相环设计

• 作者: 杨涛 陈华君
• 来源期刊: 物联网技术
• 关键词: FPGA verilogHDL 全数字锁相环(DPLL) 自动变模
• 年，卷（期）: 2011,（10）
• 所属期刊栏目: 学术研究
• 页码范围: 76-78,81
• 分类号: TN914.3
• 语种: 中文
• DOI: 10.3969/j.issn.2095-1302.2011.10.027

摘要

给出了使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计，以及对其性能进行分析和计算机仿真的具体方法。该方法采用综合仿真工具Quartus Ⅱ8．0来对数字锁相环进行输入设计、功能时序仿真及器件编程。仿真结果表明：该方法可通过在传统数字锁相环基本结构的基础上增加自动变模控制模块来有效解决缩短捕捉时间和减小同步误差之间的矛盾。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	杨涛		50	618	10.0	24.0
2	陈华君		6	7	2.0	2.0