由C++到Verilog实现数字逻辑设计的方法

• 作者: 吕楠 吴春瑜 孟祥鹤 梁洁 王绩伟 韩路
• 来源期刊: 半导体技术
• 学科: 工学
• 关键词: C++语言 Verilog硬件描述语言 系统模型 数字信号处理 设计与验证
• 年，卷（期）: 2011,（3）
• 所属期刊栏目: 集成电路设计与应用
• 页码范围: 223-228,241
• 分类号: TN431.2
• 字数: 4618字
• 语种: 中文
• DOI: 10.3969/j.issn.1003-353x.2011.03.011

摘要

通过介绍C++语言配合Verilog HDL来进行数字逻辑设计的模式,提出了一种由C++到Verilog来实现逻辑设计的崭新方法.此方法从系统设计(虚拟机)入手,用C++来搭建所需要的系统模型,再由Verilog与C++的一致性转化,将软件设计精确地转化到硬件级上,使得逻辑设计向上可进行软硬件的联合仿真,向下能够实现物理级延伸.通过该方法可有效地避免SOC设计中从系统到物理实现在转化过程中产生的逻辑不一致.在简叙C++的语言特性后,将Verilog与C++进行了对比分析,给出了两种语言之间进行转化设计的实现方式.结合数字信号处理器的设计,对此方法进行了设计应用,最终通过比对C++与Verilog两者的仿真数据文件,对两种层次系统描述进行了测试验证.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	吴春瑜	辽宁大学物理学院	56	150	6.0	9.0
2	韩路		3	4	1.0	2.0
3	孟祥鹤	辽宁大学物理学院	2	4	1.0	2.0
7	吕楠		2	4	1.0	2.0
8	王绩伟	辽宁大学物理学院	14	27	4.0	4.0
9	梁洁		7	27	3.0	5.0