基于FPGA数字延迟单元的实现和比较

• 作者: 李力 邱有刚 黄建国
• 来源期刊: 电子测量技术
• 学科: 工学
• 关键词: 数字延迟线 Verilog HDL FPGA SignalTapⅡ
• 年，卷（期）: 2011,（9）
• 所属期刊栏目: 可编程器件应用
• 页码范围: 65-68
• 分类号: TP2
• 字数: 2314字
• 语种: 中文
• DOI: 10.3969/j.issn.1002-7300.2011.09.017

摘要

提出了基于FPGA的数字延迟线(DDL)设计的3种方法,并分析了各自的优缺点和适用范围.在AlteraQuartus Ⅱ开发平台上采用Verilog HDL语言和其自带的IP CORE分别实现了3种数字延迟线的设计,借助于QuartusⅡ集成开发环境中提供的SignalTapⅡ嵌入式逻辑分析仪进行仿真和验证,最后运用多踪示波器观察了PCB板的实际波形输出.试验结果表明,三种方法都可以实现数字延迟线,且设计相对简单,延时精度高,工作稳定可靠.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	黄建国	电子科技大学自动化工程学院	94	689	13.0	23.0
2	李力	电子科技大学自动化工程学院	62	335	9.0	15.0
3	邱有刚	电子科技大学自动化工程学院	1	13	1.0	1.0