一种基于FPGA的高斯随机数生成器的设计与实现

• 作者: 张民选 谷晓忱
• 来源期刊: 计算机学报
• 学科: 工学
• 关键词: 现场可编程门阵列 硬件加速器 高斯随机数产生 均匀分布随机数产生 可重构计算
• 年，卷（期）: 2011,（1）
• 页码范围: 165-173
• 分类号: TP302
• 字数: 7548字
• 语种: 中文
• DOI: 10.3724/SP.J.1016.2011.00165

摘要

基于FPGA的高斯随机数生成器需要满足可重构、高吞吐率和高硬件资源使用效率等要求.文中提出了一种易于硬件实现的状态转换逻辑结构,并给出了均匀分布随机数周期和输出位宽的配置方法和配置原则.文中详细分析了应用"最值分析法"和"静态误差分析法"求解Box Muller算法实现过程中各操作数位宽的具体过程.硬件实现结果在Xilinx Vertex 5上的工作速度为491MHz,吞吐率为9.82×108samples/second,硬件资源使用效率为2.085×106 samples/second/slice.文中作者使用DIEHARD测试集、χ 2和K-S方法对产生的随机数质量进行了检测,文中给出了结果.