基于FPGA的卷积码的编/译码器实现

• 作者: 张梦龙 徐静 王俊 胡艳军
• 来源期刊: 通信技术
• 学科: 工学
• 关键词: 卷积码 Viterbi译码 现场可编程门阵列
• 年，卷（期）: 2011,（5）
• 所属期刊栏目: 传输
• 页码范围: 1-2,5
• 分类号: TN914
• 字数: 1870字
• 语种: 中文
• DOI: 10.3969/j.issn.1002-0802.2011.05.001

摘要

先阐述了(2,1,2)卷积码的原理和维特比(Viterbi)译码的实现过程,并对编码器、Viterbi译码器进行了现场可编程门阵列(FPGA)设计和实现.仿真表明了设计模块的正确性,而且能够满足速度和精度的要求.其次对最大自由距离的非恶性卷积码在高斯白噪声(AWGN)信道下的误码率性能进行分析,通过Matlab仿真表明卷积码具有很强的纠错能力,当卷积码的约束长度增大时,其误码率逐渐降低.结果表明所设计的卷积码译码器输出时延小,占用资源较少.具有一定的实用价值.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王俊	安徽大学计算智能与信号处理教育部重点实验室	15	38	4.0	5.0
2	徐静	安徽大学计算智能与信号处理教育部重点实验室	11	44	4.0	6.0
3	胡艳军	安徽大学计算智能与信号处理教育部重点实验室	54	302	9.0	15.0
4	张梦龙	安徽大学计算智能与信号处理教育部重点实验室	2	16	2.0	2.0