LDLT分解协处理器的并行结构研究

• 作者: 周杰 唐玉华 董亚卓 郭磊
• 来源期刊: 计算机工程
• 学科: 工学
• 关键词: LDLT分解 现场可编程门阵列 细粒度并行 协处理器
• 年，卷（期）: 2011,（21）
• 所属期刊栏目: 工程应用技术与实现
• 页码范围: 241-243,254
• 分类号: TP311.12
• 字数: 3914字
• 语种: 中文
• DOI: 10.3969/j.issn.1000-3428.2011.21.082

摘要

为提高LDLT分解协处理器的性能,基于FPGA平台,研究其并行结构.分析循环片间的数据依赖关系,提出LDL分解细粒度并行算法,并在可扩展一维阵列处理器中加以实现,利用主机、算法加速器组成单精度浮点LDLT分解协处理器的并行结构.实验结果表明,与运行在2.50 GHz Pentium微处理器上的C代码相比,该协处理器可获得32.03倍～43.25倍的性能提升.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	唐玉华	国防科技大学并行与分布处理国家重点实验室	30	130	7.0	10.0
2	周杰	国防科技大学并行与分布处理国家重点实验室	3	29	1.0	3.0
3	郭磊	国防科技大学并行与分布处理国家重点实验室	1	1	1.0	1.0