一种12位50MS/sCMOS流水线A/D转换器

• 作者: 张欧 王新安 葛彬杰
• 来源期刊: 现代电子技术
• 关键词: A/D转换器 流水线结构 时间常数匹配 数字校正
• 年，卷（期）: 2011,（12）
• 所属期刊栏目: 集成电路设计
• 页码范围: 176-179
• 分类号: TN79+2
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2011.12.053

摘要

采用TSMC 0.18 μm 1P6M工艺设计了一个12位50 MS/s流水线A/D转换器(ADC).为了减小失真和降低功耗,该ADC利用余量增益放大电路(MDAC)内建的采样保持功能.去掉了传统的前端采样保持电路;采用时间常数匹配技术,保证输入高频信号时,ADC依然能有较好的线性度;利用数字校正电路降低了ADC对比较器失调的敏感性.使用Cadeace Spectre对电路进行仿真.结果表明,输入耐奎斯特频率的信号时,电路SNDR达到72.19 dB,SFDR达到88.23 dB.当输入频率为50 MHz的信号时,SFDR依然有80.51 dB.使用1.8 V电源电压供电,在50 MHz采样率下,ADC功耗为128 mW.