部分耗尽0.8μm SOI CMOS工艺P＋源漏电阻实验设计

• 作者: 吴建伟 徐静
• 来源期刊: 电子与封装
• 学科: 工学
• 关键词: 部分耗尽0.8μm SOI CMOS工艺 顶层硅膜厚度 能量 剂量 P+源漏电阻
• 年，卷（期）: 2012,（4）
• 所属期刊栏目: 微电子制造与可靠性
• 页码范围: 27-30
• 页数: 4页
• 分类号: TN405
• 字数: 2035字
• 语种: 中文
• DOI: 10.3969/j.issn.1681-1070.2012.04.008

摘要

文章对部分耗尽0.8μm SOI CMOS工艺源漏电阻产生影响的四个主要因素采用二水平全因子实验设计[1],分析结果表明在注入能量、剂量、束流和硅膜厚度因素中,硅膜厚度显著影响P＋源漏电阻,当顶层硅膜厚度充分时,P＋源漏电阻工艺窗口大。实验指出注入能量未处于合理的范围,导致源漏电阻工艺窗口不足,影响0.8μm SOI工艺成品率。通过实验优化后部分耗尽0.8μm SOI CMOS工艺P＋源漏电阻达到小于200Ω/□,工艺能力显著提高到Ppk〉2.01水平,充分满足部分耗尽0.8μm SOICMOS工艺P＋源漏电阻需求。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	徐静		16	27	4.0	5.0
2	吴建伟		25	39	4.0	4.0