65nm工艺下面积功耗优化的BCH电路设计

• 作者: 张耀辉 莫海锋
• 来源期刊: 半导体技术
• 学科: 工学
• 关键词: BCH码 面积优化 有限域乘法器 iBM算法 钱搜索
• 年，卷（期）: 2012,（7）
• 所属期刊栏目: 集成电路设计、制造与应用
• 页码范围: 508-512
• 分类号: TN492
• 语种: 中文
• DOI: 10.3969/j.issn.1003-353x.2012.07.003

摘要

在65nm工艺下实现了最大纠正84bit错误的带循环冗余码(CRC)校验保护功能的BCH(32767,16416)纠错电路,纠错能力可配置.该设计采用频率比为1∶4的两种工作时钟,最高工作频率为100 MHz和400MHz.两种工作频率的合理组合降低译码运算的延迟,提高固态硬盘读写数据的性能,同时提供了分时复用的可能.通过复用伴随式计算、关键方程系数求解(iBM算法)和钱搜索过程中的有限域乘法运算单元优化芯片面积.通过调整钱搜索的起始位置,实现编码和伴随式计算的求余电路复用,实现面积和功耗的优化,最终芯片面积节省了27％,功耗降低了26％.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张耀辉	中国科学院苏州纳米技术与纳米仿生研究所	11	27	4.0	4.0
2	莫海锋	中国科学院苏州纳米技术与纳米仿生研究所	1	1	1.0	1.0