面向FPGA的低泄漏功耗SRAM单元设计方法研究

• 作者: 李列文 桂卫华
• 来源期刊: 高技术通讯
• 关键词: 低功耗 静态随机存储器(SRAM) 泄漏功耗 现场可编程门阵列(FPGA)
• 年，卷（期）: 2012,（12）
• 所属期刊栏目: 先进制造与自动化技术
• 页码范围: 1292-1298
• 页数: 7页
• 字数: 5960字
• 语种: 中文
• DOI: 10.3772/j.issn.1002-0470.2012.12.012

摘要

针对现场可编程门阵列(FPGA)因集成度与速度提高引起的功耗问题,提出了一种适合于FPGA的低功耗静态随机存储器(SRAM)单元设计方法.该方法基于FPGA中SRAM单元在配制后存储值多数为“0”这一特点以及对SRAM单元存储值为“0”时的主要泄漏电流来源的分析,综合应用双阈值电压技术和双栅氧化层厚度技术降低SRAM单元存储值为“0”时的泄漏功耗.该方法的优点是不增加面积和整体延时,且能改善静态噪声容限.仿真结果表明,与传统结构SRAM单元相比,在保证其他性能的前提下,采用该方法所设计的SRAM单元的泄漏功耗可降低41.32％以上.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	桂卫华	中南大学信息科学与工程学院	695	7452	38.0	56.0
2	李列文	中南大学信息科学与工程学院	5	27	4.0	5.0