延迟锁相环的Verilog-A精确建模与仿真

• 作者: 段延亮 许望洋 高武 魏廷存
• 来源期刊: 微处理机
• 学科: 工学
• 关键词: 延迟锁相环 Verilog-A建模 抖动 失配 噪声
• 年，卷（期）: 2012,（3）
• 所属期刊栏目: 大规模集成电路设计、制造与应用
• 页码范围: 11-16
• 分类号: TP331
• 字数: 3752字
• 语种: 中文
• DOI: 10.3969/j.issn.1002-2279.2012.03.004

摘要

分析了噪声以及器件失配对延迟锁相环的抖动影响,并对延迟锁相环的各模块进行了Verilog-A精确建模和性能仿真.仿真结果表明,器件失配对延迟链中间相输出的抖动影响最大,产生了约50ps的偏移；而噪声对延迟链最后一相输出的抖动影响最大,其peak-to-peak抖动值达到85ps.另外,与电路晶体管级仿真相比,通过Verilog-A建模节省了大量仿真时间,极大地提高了设计效率.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	魏廷存	西北工业大学计算机学院	70	333	11.0	13.0
2	高武	西北工业大学计算机学院	20	119	7.0	9.0
3	段延亮	西北工业大学计算机学院	2	2	1.0	1.0
4	许望洋	西北工业大学计算机学院	3	11	2.0	3.0