基于FPGA的部分并行QC-LDPC译码器高效存储方法

• 作者: 白宝明 袁瑞佳
• 来源期刊: 通信学报
• 学科: 工学
• 关键词: LDPC码 译码器 部分并行 高效存储 FPGA实验
• 年，卷（期）: 2012,（11）
• 页码范围: 165-170
• 分类号: TN911
• 字数: 4793字
• 语种: 中文
• DOI: 10.3969/j.issn.1000-436x.2012.11.021

摘要

针对部分并行结构的准循环低密度校验(QC-LDPC)码译码器,提出了一种将译码准码字存储在信道信息和外信息存储块中的高效存储方法,该方法不需要额外的存储块来存储译码准码字,能够减少译码器实验所需的存储资源数量,并且有效降低了译码电路的布线复杂度.在Xilinx XC2V6000-5ff1152 FPGA上的实验结果表明,提出的QC-LDPC码译码器设计方法能够在降低系统的BRAM资源需求量的同时有效地提高系统的运行频率和译码吞吐量.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	白宝明	西安电子科技大学综合业务网国家重点实验室	68	514	11.0	20.0
2	袁瑞佳	西安电子科技大学综合业务网国家重点实验室	3	49	3.0	3.0