基于Verilog HDL的有限状态机的优化设计

• 作者: 李娇龙 田正凯 罗翔
• 来源期刊: 电子质量
• 关键词: Verilog HDL 有限状态机 QuartusⅡ 优化设计
• 年，卷（期）: 2012,（3）
• 所属期刊栏目: 绿色质量观察
• 页码范围: 36-38,42
• 页数: 4页
• 分类号: TN402
• 语种: 中文
• DOI: 10.3969/j.issn.1003-0107.2012.03.013

摘要

有限状态机（FSM）在数字电路设计中的使用非常广泛,该文研究了有限状态机的优化设计方法。利用FPGA开发软件Quartus II和仿真软件ModelSim-Altera对不同方法所设计的状态机进行综合电路分析以及对仿真波形进行时序分析,找出不同状态机在电路上、仿真中以及稳定性上的优缺点。结果表明,采用两段式（Two-always）和三段式（Three-always）设计的状态机在多方面上都优于用一段式（One-always）所设计的状态机,而且采用三段式所设计的状态机在稳定性上更优于用两段式所设计的状态机。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	田正凯	成都理工大学核技术与自动化工程学院	6	24	3.0	4.0
2	李娇龙	成都理工大学核技术与自动化工程学院	3	16	3.0	3.0
3	罗翔	成都理工大学核技术与自动化工程学院	2	12	2.0	2.0