在Altera的FPGA中实现高速Link口的时序约束方法

• 作者: 刘垚 巩玉振 王维 蔡惠智
• 来源期刊: 测控技术
• 学科: 工学
• 关键词: Link口 FPGA 时序约束 TimeQuest时序分析器
• 年，卷（期）: 2012,（1）
• 所属期刊栏目: 理论与实践
• 页码范围: 116-120
• 分类号: TP271+.82
• 字数: 4444字
• 语种: 中文
• DOI: 10.3969/j.issn.1000-8829.2012.01.029

摘要

在FPGA内部布线资源有限的情况下,将多路TS201 Link口的接口逻辑约束在FPGA固定的区域内并使它达到较高的传输速度,是一件很困难的事情.在Altera的FPGA开发中,正确地利用SDC(synopsys design constraints)时序约束方法和TimeQuest时序分析器可以使这件事情变得容易.详细地讲述了在FPGA中对多路全双工Link口的接口逻辑进行时序约束的方法,并使Link口的传输速度达到300 MB/s.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	蔡惠智	中国科学院声学研究所	77	506	10.0	18.0
2	王维	中国科学院声学研究所	50	541	11.0	22.0
3	刘垚	中国科学院声学研究所	13	57	5.0	7.0
4	巩玉振	中国科学院声学研究所	6	34	3.0	5.0