IEEE 1394b VersaPHY的IP核设计与实现

• 作者: 伊小素 朱榆涵 邵洪峰 龙映雪
• 来源期刊: 计算机测量与控制
• 关键词: VersaPHY IP核 Verilog HDL
• 年，卷（期）: 2012,（9）
• 所属期刊栏目: 算法、设计与应用
• 页码范围: 2525-2528
• 分类号: TP2
• 语种: 中文

摘要

文章提出了VersaPHY的IP核的实现方案；根据VersaPHY协议,分析了VersaPHY的标签、数据包和寄存器,完成了VersaPHY的IP核设计；在Altera QuartusⅡ开发平台上,结合Verilog HDL语言和其自带的IP CORE实现了VP- Label寻址的数据包(读请求包、读响应包、写请求包、写响应包)的接收和发送；最后借助于QuartusⅡ集成开发环境提供的SignalTapⅡ逻辑分析仪进行验证,结果表明,该系统可以实现不同速度(100Mb/s、200Mb/s、400Mb/s、800Mb/s)的VersaPHY的数据包的传输,工作稳定可靠,满足实际应用需求.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	邵洪峰	北京航空航天大学仪器科学与光电工程学院	14	34	4.0	5.0
2	伊小素	北京航空航天大学仪器科学与光电工程学院	44	223	9.0	12.0
3	朱榆涵	北京航空航天大学仪器科学与光电工程学院	2	6	2.0	2.0
4	龙映雪	北京航空航天大学仪器科学与光电工程学院	3	17	2.0	3.0