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摘要:
传统Radix-4 Booth编码在负值部分积生成过程中会产生大量求补操作,影响乘法器的工作效率.为此,提出一种重组部分积的乘法器优化设计.通过增加一个“或”门运算以及重组硬连线,避免求补过程中的加法运算,并且未产生多余的部分积.在32位乘法器上的验证结果表明,该设计能有效减小关键路径延迟和芯片面积消耗.
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内容分析
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文献信息
篇名 基于Radix-4Booth编码的乘法器优化设计
来源期刊 计算机工程 学科 工学
关键词 Radix-4 Booth编码 乘法器 部分积 关键路径延迟 芯片面积消耗
年,卷(期) 2012,(1) 所属期刊栏目 工程应用技术与实现
研究方向 页码范围 233-235
页数 分类号 TN492
字数 3533字 语种 中文
DOI 10.3969/j.issn.1000-3428.2012.01.076
五维指标
作者信息
序号 姓名 单位 发文数 被引次数 H指数 G指数
1 李峥 解放军信息工程大学电子技术学院 27 114 6.0 9.0
2 陈海民 解放军信息工程大学电子技术学院 3 7 2.0 2.0
3 谢铁顿 河南财经政法大学成功学院 1 5 1.0 1.0
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研究主题发展历程
节点文献
Radix-4 Booth编码
乘法器
部分积
关键路径延迟
芯片面积消耗
研究起点
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研究分支
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期刊影响力
计算机工程
月刊
1000-3428
31-1289/TP
大16开
上海市桂林路418号
4-310
1975
chi
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