微处理器设计中的时序验证及优化

• 作者: 朱宇耀 苏凯雄 陈建
• 来源期刊: 现代电子技术
• 关键词: 微处理器 关键路径 可综合代码设计 静态时序分析
• 年，卷（期）: 2012,（8）
• 所属期刊栏目: 集成电路设计
• 页码范围: 147-149,153
• 分类号: TN710-34
• 语种: 中文
• DOI: 10.3969/j.issn.1004-373X.2012.08.045

摘要

为了解决微处理器设计中时序验证和性能优化问题,采取可综合代码设计到静态时序分析过程中针对关键路径进行处理的策略,完成了系统性能优化的完整流程.理论分析和实践结果证明,根据RTL级的静态时序分析结果进行系统关键路径的优化,可显著提高微处理器的总体性能,减少设计的迭代次数,缩短了设计的周期.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	苏凯雄	福州大学物理与信息工程学院	123	311	8.0	10.0
2	陈建	福州大学物理与信息工程学院	14	48	4.0	6.0
3	朱宇耀	福州大学物理与信息工程学院	4	8	2.0	2.0