基于FPGA的高速并行DVB-S2标准LDPC译码

• 作者: 彭克荣 江桂芳
• 来源期刊: 空间电子技术
• 关键词: DVB-S2 LDPC 高速并行结构 改进最小和译码
• 年，卷（期）: 2013,（1）
• 所属期刊栏目: 遥感与数传
• 页码范围: 58-61,95
• 页数: 5页
• 字数: 3176字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-7135.2013.01.012

摘要

最新的CCSDS、DVB-S2等相关卫星标准都采用低密度校验(Low Density Parity Code,LDPC)码,其中DVB-S2中LDPC码由于码字长、码率多,不易于硬件实现.文章针对该码校验矩阵特性,给出一种基于改进最小和算法的高速并行译码器的FPGA实现方案.方案采用180并行,6bit位宽,在20次迭代下,基于Xilinx SC5VSX95T芯片的测试表明:设计方案支持200 MHz的时钟频率.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	江桂芳		1	3	1.0	1.0
2	彭克荣	西安电子科技大学通信工程学院	1	3	1.0	1.0