数字集成电路时序优化策略

• 作者: 方毅 白雪飞 陈献锋
• 来源期刊: 通信技术
• 学科: 工学
• 关键词: 数字电路 时序优化 时序收敛
• 年，卷（期）: 2014,（5）
• 所属期刊栏目: 工程与应用
• 页码范围: 580-583
• 页数: 4页
• 分类号: TP47
• 字数: 3000字
• 语种: 中文
• DOI: 10.3969/j.issn.1002-0802.2014.05.025

摘要

时序是数字时序电路的核心，时序得不到满足将直接导致电路不能正常、稳定地工作。随着人们对系统数据吞吐量要求的成倍增加，芯片的规模和复杂度也在不断上升，此时，时序成为数字电路频率上升的瓶颈。时序违例往往导致芯片开发不能顺利进行甚至流片失败，这是不能接受的。从前端RTL代码到逻辑综合过程，研究了数字芯片设计中的时序优化方法，为数字电路工程师和研究人员提供有益的参考。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	白雪飞	中国科学技术大学电子科学与技术系集成电路实验室	25	134	7.0	11.0
2	陈献锋	中国科学技术大学电子科学与技术系集成电路实验室	1	2	1.0	1.0