基于 FPGA 的8位移位相加型硬件乘法器的设计

• 作者: 张建妮
• 来源期刊: 智能计算机与应用
• 学科: 工学
• 关键词: 硬件乘法器 加法器 VHDL
• 年，卷（期）: 2014,（4）
• 页码范围: 87-89,93
• 页数: 4页
• 分类号: TP2
• 字数: 2245字
• 语种: 中文

摘要

乘法器是数字信号处理中非常重要的模块。本文首先介绍了硬件乘法器的原理，在此基础上提出了硬件乘法器的设计方法，最后再利用 EDA 技术，在 FPGA 开发平台上，通过 VHDL 编程和图形输入对其进行了实现，具有实用性强、性价比高、可操作性强等优点。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张建妮	西华师范大学物理与电子信息学院	5	12	3.0	3.0