12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计

• 作者: 冯军 杨婧 杨林成 潘敏
• 来源期刊: 电子学报
• 学科: 工学
• 关键词: 串行器/解串器(SerDes) 时钟数据恢复电路(CDR) 鉴频鉴相器(PFD) 压控振荡器(VCO)
• 年，卷（期）: 2014,（8）
• 所属期刊栏目: 科研通信
• 页码范围: 1630-1635
• 页数: 6页
• 分类号: TN913
• 字数: 2063字
• 语种: 中文
• DOI: 10.3969/j.issn.0372-2112.2014.08.027

摘要

采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang-bang型鉴频鉴相器(PFD)、四级环形压控振荡器(VCO)、V/I转换器、低通滤波器(LPF)、1:2分接器等模块,其中PFD采用一种新型半速率的数据采样时钟型结构,能提高工作速率达到12.5Gb/s.芯片测试结果显示,在1.8V的工作电压下,VCO中心频率在6.25GHz时,调谐范围约为1GHz;输入12Gb/s、长度为231-1的伪随机数据时,得到6GHz时钟的峰峰抖动为9.12ps,均方根(RMS)抖动为1.9ps;整个系统工作性能良好,二分接器输出数据眼图清晰,电路核心模块功耗为150mW,整体芯片面积0.476×0.538mm2.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	冯军	东南大学射频与光电集成电路研究所	77	348	9.0	12.0
2	潘敏	东南大学射频与光电集成电路研究所	18	124	6.0	11.0
6	杨婧	东南大学射频与光电集成电路研究所	2	15	2.0	2.0
7	杨林成	东南大学射频与光电集成电路研究所	1	6	1.0	1.0