Verilog程序的命题投影时序逻辑符号模型检测

• 作者: 刘晓芳 段振华 逄涛
• 来源期刊: 西安电子科技大学学报（自然科学版）
• 学科: 工学
• 关键词: 时序逻辑 符号模型检测 硬件描述语言 片上系统验证
• 年，卷（期）: 2014,（2）
• 页码范围: 79-84
• 页数: 6页
• 分类号: TP301
• 字数: 5357字
• 语种: 中文
• DOI: 10.3969/j.issn.1001-2400.2014.02.013

摘要

为了保证以 Verilog硬件描述语言设计的片上系统的正确性,提出了 Verilog 程序的符号模型检测方法。依据形式化操作语义将 Verilog程序建模为有限状态机,将设计规范用命题投影时序逻辑公式描述,并采用命题投影时序逻辑符号模型检测工具对程序进行验证,从而证明片上系统满足设计规范。以Verilog程序描述的四位同步二进制计数系统的验证实例表明,Verilog 程序的命题投影时序逻辑符号模型检测方法是可行的。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	段振华	西安电子科技大学计算理论与技术研究所	47	363	10.0	16.0
5	逄涛	西安电子科技大学计算理论与技术研究所	3	8	2.0	2.0
9	刘晓芳	西安电子科技大学计算理论与技术研究所	1	6	1.0	1.0