基于FPGA的32位循环型除法器设计

• 作者: 任小强 李文彬 王惟洁 陈金鹰
• 来源期刊: 物联网技术
• 关键词: Verilog HDL FPGA 循环 除法器
• 年，卷（期）: 2014,（11）
• 所属期刊栏目: 学术研究 Academic Forum -- 智能处理与应用 Intel igent Processing and Application
• 页码范围: 62-63
• 页数: 2页
• 分类号: TP393
• 语种: 中文

摘要

借助于硬件描述语言Verilog HDL语言和FPGA，提出了一种32位循环型除法器的实现方法。该除法器通过改善程序结构，优化了时序，提高了除法运算速度，克服了传统除法器“吃时钟”的弊端。且该除法器的移位、相减和比较操作都在一个程序下完成，无需模块划分，节约逻辑资源。该设计并顺利通过Quartus II编译、综合和仿真工具Modelsim的仿真，达到了预期的结果。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈金鹰		140	518	11.0	18.0
2	任小强		11	52	4.0	7.0
3	李文彬		9	53	4.0	7.0
4	王惟洁		6	20	3.0	4.0