基于合并单元装置的高精度时间同步技术方案

• 作者: 周华良 姜雷 艾淑云 谢黎 郑玉平
• 来源期刊: 电力系统自动化
• 关键词: 智能变电站 合并单元 时间同步 守时 恒温晶振 现场可编程门阵列(FPGA)
• 年，卷（期）: 2014,（14）
• 所属期刊栏目: 研制与开发
• 页码范围: 90-94
• 页数: 5页
• 字数: 5061字
• 语种: 中文
• DOI: 10.7500/AEPS20131008002

摘要

智能变电站的发展对合并单元的时间同步性能提出了更高的要求，研究如何实现高精度的对时和守时功能是智能变电站发展的现实需要。文中从授时源误差、晶振特性、守时算法、逻辑处理等主要因素出发，针对合并单元装置的对时及守时技术需求，探讨了高精度时间同步的设计与实现方法。在此基础上，提出一种具有工程意义的合并单元时间同步技术的实现方案。该方案以现场可编程门阵列(FPGA)为控制核心，在 FPGA 内部使用不同功能模块实现各个环节的逻辑设计，并通过 CPU 与 FPGA 的相互配合实现精确的时间同步及良好的守时性能。合并单元时间同步性的试验结果及其在智能变电站的实际应用表明，该技术满足了智能变电站内合并单元装置时间同步功能的要求。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	周华良		5	82	4.0	5.0
2	郑玉平	南瑞集团公司国网电力科学研究院	9	128	5.0	9.0
3	艾淑云		13	165	6.0	12.0
4	姜雷		5	94	5.0	5.0
5	谢黎		9	151	5.0	9.0