浅谈时序逻辑电路设计中的小技巧

• 作者: 刘春晖 卫永琴
• 来源期刊: 科技视界
• 关键词: 时序逻辑电路 变形 JK触发器 划分区域
• 年，卷（期）: 2014,（30）
• 所属期刊栏目: 项目与课题
• 页码范围: 16-16,62
• 页数: 2页
• 字数: 462字
• 语种: 中文

摘要

时序逻辑电路设计中，如果选用JK触发器，根据状态转换图或状态转换表以及选定的状态编码，写出的状态方程还需要经过表达式变形，才能得到JK触发器的标准形式，从而写出JK触发器的驱动方程，学生在变形的过程中，势必会引起一些不必要的出错问题。本文针对这一问题，给出了在设计过程的一点小技巧即先划分区域再画圈化简，运用这个技巧，避免了表达式变形的过程，简单，方便，不易出错。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘春晖	山东科技大学电气与自动化工程学院	19	44	4.0	6.0
2	卫永琴	山东科技大学电气与自动化工程学院	24	152	6.0	12.0