Verilog HDL语言中always敏感信号对比分析

• 作者: 张稳稳
• 来源期刊: 现代电子技术
• 关键词: Verilog HDL always语句 敏感信号 时钟边沿信号 时钟电平信号
• 年，卷（期）: 2015,（15）
• 所属期刊栏目: 通信与信息技术
• 页码范围: 32-34,38
• 页数: 4页
• 分类号: TN911.6-34|TP312
• 语种: 中文

摘要

为了高效地利用Verilog HDL语言中always行为建模语句设计集成电路，采用比较和举例论证的方法，总结出always语句中事件控制敏感信号对设计仿真的影响。always语句中敏感信号分为时钟边沿信号和电平信号，对于敏感信号为时钟边沿信号，仿真结果直观简单；但是对于敏感信号为电平信号，敏感信号必须是所有的输入和判断语句的信号，否则仿真结果不确定。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张稳稳	西安邮电大学电子工程学院	13	23	3.0	4.0