一种应用于FPGA时钟管理单元的锁相环设计

• 作者: 吴俊宏 李闻界 来金梅
• 来源期刊: 复旦学报（自然科学版）
• 学科: 工学
• 关键词: 锁相环 可变带宽 FPGA时钟管理
• 年，卷（期）: 2016,（1）
• 所属期刊栏目: 微电子学与通信科学
• 页码范围: 36-42
• 分类号: TN402
• 语种: 中文

摘要

设计了一种应用于FPGA时钟管理的可变带宽锁相环.该锁相环采用开关电容滤波器实现可变电阻滤波功能,用反比N电流镜(N为反馈分频系数)来为电荷泵提供偏置,使电荷泵电流与偏置电路电流成1/N的比例关系.本文还提出了用虚拟开关减少了开关两端电压的非理想电荷效应,并设计了一种5级延时单元组成的环形压控振荡器,显著提升了输出频率范围.该锁相环实现了环路带宽与输入频率比值固定,从而使环路带宽能够自动跟随输入频率在较宽范围内变化,保证了其稳定性.本文采用CMOS 65 nm数字工艺流片,电源电压为1.2V,作为时钟管理单元IP核嵌入于复旦大学自主研发的FDP5 FPGA芯片中.测试表明,本文设计的PLL环路带宽在0.7 MHz到13.4 MHz能够跟随输入频率在18～252 MHz范围内变化,输入频率与环路带宽比值近似为20,产生762 MHz～1.7 GHz的宽范围输出时钟,阻尼因子均方差不超过8％.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	来金梅	复旦大学专用集成电路与系统国家重点实验室	68	322	9.0	13.0
2	吴俊宏	复旦大学专用集成电路与系统国家重点实验室	1	0	0.0	0.0
3	李闻界	复旦大学专用集成电路与系统国家重点实验室	1	0	0.0	0.0