一种基于FPGA的时钟相移时间数字转换器

• 作者: 周浩 李捷 杨正琳 熊拼搏 王冠宇 王巍 董永孟 袁军 陈丹
• 来源期刊: 微电子学
• 学科: 工学
• 关键词: 时间数字转换器 FPGA 固定相移 布线延迟 时间测量
• 年，卷（期）: 2016,（1）
• 所属期刊栏目: 电路与系统设计
• 页码范围: 58-61
• 分类号: TN722.3
• 语种: 中文

摘要

提出了一种基于Xilinx Virtex-5 FPGA的时钟相移采样(SCS)时间数字转换器(TDC).利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号同时进行采样量化.与传统的基于抽头延迟链结构相比,所用资源更少,性能更加稳定.仿真结果表明,该TDC的精度高于64 ps,占用数字时钟管理(DCM)与锁相环(PLL)资源小于20％,积分非线性(INL)和微分非线性(DNL)都小于0.3 LSB.