基于PLB4总线的DDR3控制器的设计与优化

• 作者: 李哲 王世中 田泽 郑斐
• 来源期刊: 计算机技术与发展
• 学科: 工学
• 关键词: 内存 性能 速度 面积 优化
• 年，卷（期）: 2016,（3）
• 所属期刊栏目: 应用开发研究
• 页码范围: 181-184,189
• 页数: 5页
• 分类号: TP39
• 字数: 3292字
• 语种: 中文
• DOI: 10.3969/j.issn.1673-629X.2016.03.042

摘要

内存是计算机系统的信息存储部件，主设备与内存间信息交换的速度是影响系统性能的关键因素。 PLB总线是IBM提出的嵌入式总线标准，用于主设备与片内存储以及PCIE、DMA、SRIO等高速设备的互联，在SoC设计中使用广泛。该项目中DDR3作为从设备挂接到PLB4总线上，而选用的DDR3控制器IP核基于HIF接口，使用该IP核需要设计一套简单高效的总线桥逻辑，以满足系统访存性能要求。文中提出一种基于PLB4总线接口的DDR3控制器的设计方案，通过对数据流、控制流进行深入分析，采用请求合并、多级流水、数据预测、地址与控制信息复用、读数据乱序处理等方式，对访存效率影响较大的总线桥进行了速度和面积优化。仿真证明，优化后访存性能得到显著提升。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	田泽	西安航空计算技术研究所集成电路与微系统设计航空科技重点实验室	8	19	3.0	3.0
2	李哲	西安航空计算技术研究所集成电路与微系统设计航空科技重点实验室	3	10	2.0	3.0
3	王世中	西安航空计算技术研究所集成电路与微系统设计航空科技重点实验室	1	2	1.0	1.0
4	郑斐	西安航空计算技术研究所集成电路与微系统设计航空科技重点实验室	1	2	1.0	1.0