基于高性能 FPGA 的合并单元设计与实现

• 作者: 任志航 樊占峰 牟涛 王楠 赵应兵 郝威
• 来源期刊: 电力系统保护与控制
• 关键词: 合并单元 FPGA IEC61850 时钟同步 点对点 SV
• 年，卷（期）: 2016,（19）
• 所属期刊栏目: 应用研究
• 页码范围: 128-132
• 页数: 5页
• 字数: 2397字
• 语种: 中文
• DOI: 10.7667/PSPC201601

摘要

介绍了在合并单元功能实现中 FPGA 高实时性、高精度、高可靠性的应用，重点介绍了采用 FPGA 实现合并单元点对点 SV 报文收发的方法，通过 FPGA 实现合并单元时间同步及守时的原理及方法。在点对点 SV 报文收发过程中，FPGA 控制 DM9000C，将接收到的 SV 报文放在 FIFO 中缓存，并通过内部定时器对接收的报文打时标，在 SV 报文接收的间隙，FPGA 配合 CPU 精确地控制 SV 报文的发送时间，保证其离散性控制在100 ns 以内。在对时状态下，通过 FPGA 解析 B 码和和1588对时信息，保持合并单元的时间同步，并采用跟随算法记录秒脉冲时间间隔。在丢失外部同步信号时，FPGA 时间同步模块无缝切换到守时状态，并能在长时间内保证合并单元的守时精度。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	赵应兵		8	186	4.0	8.0
2	樊占峰		12	127	7.0	11.0
3	任志航		5	35	3.0	5.0
4	牟涛		4	45	3.0	4.0
5	郝威		1	7	1.0	1.0
6	王楠		2	10	2.0	2.0