基于SAT的串扰时延故障测试

• 作者: 尚玉玲 彭彩军
• 来源期刊: 计算机工程与应用
• 学科: 工学
• 关键词: 信号完整性 串扰 可满足性 时延测试
• 年，卷（期）: 2016,（15）
• 所属期刊栏目: 理论与研发
• 页码范围: 38-42
• 页数: 5页
• 分类号: TP39
• 字数: 4109字
• 语种: 中文
• DOI: 10.3778/j.issn.1002-8331.1409-0319

摘要

随着深亚微米技术的不断发展和芯片运行速率的不断提高，串扰噪声问题越来越严重，对串扰时延测试已成为一个迫切的问题。在组合电路的基础上，将SAT（布尔可满足性）方法引入到串扰引起的时延测试中，通过词法分析和语法分析直接提取Verilog（硬件描述语言）源码的形式模型，组合成CNF（合取范式）形式。并在非鲁棒测试条件下，激活串扰时延故障，约简CNF范式表达式，最终输入SAT求解器得到测试矢量。在标准电路 ISCAS’85上进行实验验证，结果表明：该算法对于串扰时延故障的测试矢量产生是有效的。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	尚玉玲	桂林电子科技大学电子工程与自动化学院	45	255	8.0	14.0
2	彭彩军	桂林电子科技大学电子工程与自动化学院	1	0	0.0	0.0