高速峰值检测模块设计

• 作者: 王雅婕 田雪梅 高博
• 来源期刊: 电子世界
• 关键词: 高速峰值检测 阵列 现场可编程门阵列 硬件描述语言
• 年，卷（期）: 2016,（24）
• 所属期刊栏目: 第六届大学生集成电路设计大赛专栏
• 页码范围: 49-50
• 页数: 2页
• 字数: 1396字
• 语种: 中文

摘要

针对一组32行20列的640个16位有符号随机二进制阵列数据设计峰值检测模块，数据采用串行输入，要求快速找到其中5个最大的峰值。峰值的定义是该数的绝对值大于它周围的8个数的绝对值。为了在最短的时间内在该串行随机数阵列中找到最大的5个峰值，模块采用一次扫描方式实现，这样的设计符合设计要求也能够得到最短检测用时，依据峰值定义设计扫描方式采用蛇形结构，通过把数据与前5个相关的数据比较，再与后5个相关的数据比较，接着与左边或右边相关数据比较，最后与之前确定的5个较大的峰值比较，来确定最新的5个较大的峰值的分步骤比较的思路。该模块采用FPGA(Altera Cyclone ⅡEP2C35F672C6)设计，利用Verilog HDL描述，整体消耗3214个逻辑单元。通过设定640个随机二进制数，对模块进行功能仿真和时序仿真。时序仿真结果表明，该模块可以工作在90Mhz时钟下，通过一次性扫描，工作大约7.15us完成对阵列的检测，输出5个最大的峰值的地址。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	高博		92	797	14.0	23.0
2	田雪梅		1	0	0.0	0.0
3	王雅婕		1	0	0.0	0.0