基于SystemVerilog的事务级建模在FPGA测试中的应用与研究

• 作者: 尹新 曾清乐 李敬磊
• 来源期刊: 科技与创新
• 关键词: 现场可编程逻辑器件 SystemVerilog ASIC CPU
• 年，卷（期）: 2016,（23）
• 所属期刊栏目: 创新实践
• 页码范围: 116-117
• 页数: 2页
• 分类号: TN47
• 语种: 中文
• DOI: 10.15913/j.cnki.kjycx.2016.23.116

摘要

随着FPGA的广泛应用,其设计规模和复杂度也急剧增加,FPGA测试的效率也有待进一步提高.研究了基于SystemVerilog的事务级建模,并结合具体实例研究了其在FPGA测试中的应用.研究表明,基于SystemVerilog的事务级建模可重用性强,使用方便,可使FPGA的测试效率得到极大提高.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李敬磊		3	4	1.0	2.0
2	尹新		2	7	2.0	2.0
3	曾清乐		4	4	1.0	2.0